| 研究概要 |
次世代高性能アナログ集積回路の実現を目指し、今年度は基本回路の構成について検討を行った.
まず,低電源電圧化の要求に応えるため,電源電圧と接地間にトランジスタが2個しか存在しない回路構造に限定し,アナログ演算で必要な電圧平均回路を構成した.電源電圧が1Vであっても約0.75Vという広い入力信号範囲が得られた.
また,今後実用化が期待されるスイッチトカレント回路のバイアス電流を入力信号に応じて制御することにより消費電力を低減する手法を提案した.提案手法を用いてスイッチトカレント回路の基本回路であるサンプルホールド回路を構成し,この回路が構造的に最小と考えられる電力程度しか必要とせず,従来回路と比較して大幅に消費電力を低減できることを示した.
最後に,アナログ・ディジタル混載集積回路に適したプロセスであるCMOSプロセスによりアナログ集積回路を構成する際に最大の問題となる特性の歪みについて,MOSFETのバックゲート端子に適切なバイアス電圧を加えることにより,大幅に歪みを低減できる手法を提案した.増幅器やフィルタなど様々なアナログ回路の基本ビルディングブロックとなるOperational Transconductance Amplifierを提案手法を用いて構成し,従来問題となっていた基板効果やキャリアの移動度の変化の影響も受けず,低歪みであることを確認した.
今後はこれらの連続時間系,離散時間系のアナログ基本回路の研究を基に,より大規模な回路を設計並びに集積化し,集積化した際の寄生素子の影響やその影響を受けにくいレイアウト手法の検討を進めていく.
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