| 研究概要 |
半導体メモリの微細化により、ダイナミックランダムアクセスメモリ(DRAM)の大規模化が実現されてきた。微細化に伴うキャパシタ面積の減少に対して、ギガビット世代では誘電率の大きな容量絶縁膜を用いることが必要となる。
本研究は、キャパシタ用高誘電率膜として、(Ba, Sr)TiO3:BSTを用い、その高周波スパッタリングによる成膜技術と金属電極との界面制御性について検討している。BST成膜はBa0.5Sr0.5Ti1.0のターゲットを高周波を印加したカソードに設置し、マグネトロンプラズマで励起したAr+O2ガスでスパッタリングし、680℃に加熱した対向ホルダーにウェーハを設置して行う。下部電極として、シリコン基板を用いた場合はシリコン基板とBST膜界面に2-3nmのSiO2層が形成する。これは高温スパッタ時の雰囲気により、シリコン基板が成膜中に酸化したものと考えられる。透過型電子顕微鏡観察によるとBST膜と下地シリコン界面近傍のBST膜がアモルファスであり、その層の厚さが膜厚によらず約20nmで一定であることも観測された。2次イオン質量分析(SIMS)により解析したところ、下地Si基板からSi原子がBST膜中へ拡散していることが分かった。次に、下地をシリコンから金属に変えてキャパシタンス、リーク電流を測定したところ、必ずしも仕事関数とリーク電流に相関があるわけではなかった。すなわち,仕事関数の大きいRuはリーク電流が抑制されているが、Irは仕事関数の小さいTiNよりリーク電流が多かった。TiNはリーク電流を抑制できると思われる。これらを、まとめて、Ir/BST/SiO2/Siの層構造についてエネルギーバンドダイヤグラムを決定した。
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