| 研究概要 |
平成11年度は,コンフィギャラブルシグナルプロセッサのさまざまな実現方式を検討し,最終的なアーキテクチャを確定した.
1.次世代の高精細ディジタルテレビジョン(HDTV)などで要求される数10〜100MHz程度のサンプリング周波数を有する高速FIRフィルタを応用として取り上げ,これを効率良くマッピング可能なコンフィギャラブルシグナルプロセッサの基本設計を行った.基本演算ブロックにおいて,本研究代表者らが提案するSW(Signed-Weight)数系に基づく新しい冗長算術演算アルゴリズムを用いることにより,従来の算術演算アルゴリズムを用いた場合と比較して,演算遅れ時間と回路規模を50%程度削減することが可能であることを明らかにした.基本演算ブロックの具体的構成としては,冗長SW数並列加算器,バレルシフタ,パイプラインレジスタ,構成制御ロジックなどからなる比較的粒度の小さいものを想定し,これらを多数アレー状に集積化した細粒度並列処理アーキテクチャを考案した.
2.上記で設計された基本演算ブロックに関して,規模を限定した部分的なテスト回路を0.35μmCMOS回路技術を用いて,設計・試作し,LSIテスタによる動作検証を行った.この結果を踏まえたうえで,最終的なターゲットアーキテクチャを決定した.
3.上記のコンフィギャラブルシグナルプロセッサにディジタルフィルタを効率よくマッピングするために,進化的グラフ生成手法によるSW数乗算器の最適合成法を検討した.
4.上記2の過程で,コンフィギャラブルシグナルプロセッサを幅広い信号処理へ応用するためには,積和演算以外に,場合によっては,三角関数演算,複素数演算,除算などについても効率よい実現が求められることが判明した.そこで,これらの演算を再構成形アーキテクチャ上で実現するための基礎的な検討を行った.
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