| 研究概要 |
平成12年度は,高サンプリングレートFIRフィルタリング用のコンフィギャラブルシグナルプロセッサのテストチップ試作を中心に研究を実施した.
1.高精細ディジタルテレビジョン(HDTV)などで要求される10〜100MHz程度のサンプリング周波数を有する高速FIRフィルタを応用として取り上げ,これをマッピング可能なコンフィギャラブルシグナルプロセッサの設計・試作を行った.本プロセッサは22個のSW(Signed-Weight)数加算器を搭載し,最大11次のFIRフィルタをマッピング可能である.プロセスとしては,VDECより提供される0.6μmCMOS技術を使用した.性能評価の結果,11次FIRフィルタをマッピングした場合,100MHzのサンプリング周波数を実現できることが明らかになった.また,最新の0.18μmCMOS技術を使用した場合,QAM通信の変調・復調器,ディジタルTVのフォーマット変換器などの応用に適用可能であるとの見通しを得た.
2.コンフィギャラブルシグナルプロセッサにFIRフィルタを効率よくマッピングすることを目的として,進化的グラフ生成手法(EGG)によるSW数乗算器の最適合成システムを開発した.本合成システムは語長16ビットの定係数SW数乗算器を約2時間で合成することが可能である.
3.コンフィギャラブルシグナルプロセッサにおいては,膨大なプログラマブル配線に起因する性能限界が問題になる.この問題を解決するために,電流モード多値集積回路技術を利用した新しいアーキテクチャについて検討した.信号の表現として最大5レベルの双方向電流を用いることにより,プロセッサのチップ面積を約半分に削減できる見通しを得た.
4.コンフィギャラブルシグナルプロセッサにおいて重要になるさまざまな冗長算術演算アルゴリズムを検討した.
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