| 研究課題/領域番号 |
11640259
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| 研究機関 | 東京農工大学 |
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研究代表者 |
江村 恒夫 東京農工大学, 工学部, 教授 (40015053)
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| 研究分担者 |
新井 康夫 高エネルギー加速器研究機構, 素粒子原子核研究所, 助手 (90167990)
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| キーワード | LHC実験 / ATLAS測定器 / TDC / Time Memory Cell / JTAGテスト法 / Verilog HDL / VDEC / CADツール |
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| 研究概要 |
2006年実験開始予定のLHC実験のATLAS測定器の最外周のバレル部およびエンドキャップ部に30数万チャネルのモニタードドリフトチューブが組み込まれる。江村と研究分担者の新井はこの実験の参加者である。特に新井はモニタードドリフトチューブからのドリフト信号の時間測定をするTDC LSIの設計開発者である。Time Memory Cell(TMC)と呼ばれるMOS LSIならばこそ実現できるTDC回路を発案した。問題は、実験中おびただしい数のTDC LSIの故障診断を遠隔よりしなくてはならないことである。このTMC-TDC LSIにはJTAGテスト法(IEEE1149.1)を支援できるboundary-scan回路が内臓されている。これは要求される故障診断を実現できる最良の方法の一つである。
江村等はこのTDC LSIの機能検証および故障診断に最適なテストツールを独自に開発した。Verilogシュミレーターを利用することにより、Verilog HDL(ハードウエアー記述言語)で設計されたどんな回路のJTAGテストやセットアップを容易にする汎用のソフトウェアーツールである。JTAGテストパターンをLSIのVerilog HDLファイルから発生するところ着目したことが本研究の成果である。TMC-TDC LSIはVerilog HDLで設計されている。この検証システムによってTDC-LSI内バッファメモリの動作テストがおこなわれて成功している。本システムと被試験LSIとの間の制御信号、テストデータの転送方式をプリンターポートからUSBポートに替えてスピドードアップをする予定である。
JTAGテスト対応のアナログおよびデジタルLSIを設計・試作の研究にも着手した。VDEC(大規模集積システム設計教育センー、東京大学)よりライセンス供与された回路設計・シュミレーション、レイアウト設計等のCADツールで設計し、ローム株式会社のサブミクロンプロセス技術でLSIチップの試作をおこなってきた。前置増幅器、アナログメモリそしてTDC LSIのサブサーキットの設計・試作をおこなってきたが、まだ設計値をもったLSIの試作に成功していない。現在、レイアウト設計まで成功したLSIチップの試作品の仕上がりを待っている。
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