| 研究概要 |
本研究では,機能ブロックの動作モデルを陽的に扱うことのできるハードウエア記述言語指向型のアナログ/デジタル混合信号対応型マルチレベルシミュレータの開発を目指している.
我々は,これまで,回路シミュレータ開発のための支援システムASSlSTを開発してきた.また,このシステムを用い,これまでに,回路分割技法や潜在性利用技術を内包したSpiceを凌ぐ回路シミュレータSPLITや伝送線路シミュレータDESIRE,或いは,ハードウエア記述言語を組み込むことを意図したシミュレータSPADEを開発し,数多くの研究発表をしてきた.本研究課題では,機能ブロックの動作モデルを陽的に扱うことのできるハードウエア記述言語指向型のアナログ/デジタル混合信号対応型マルチレベルシミュレータの開発を目指している.初年度においては,
1)Verilog-A記述に類似した回路ブロックの動作モデル言語としてC/C++言語とそのクラスから構成されるASSlST-α言語を作成した.また,それらの動作記述モデルを回路シミュレータSPADEで利用できる環境を開発した.
2)アナログ/デジタル混載回路の例として,神経回路網を扱い,その回路設計と動作検証を試みた.
3)プリント基板回路内の配線を3次元構造として捕らえることのできる配線シミュレータを構築した.また,このシステムをASSlSTと組み合わせることを試みた.この結果として,非線形回路ブロックで終端された回路網について,集中定数系/分布定数系混在シミュレーションを高速に実行できるEDAシステムを構築した.これにより,配線の高密度化と高周波によるクロストークや信号の反射等の影響を含めた正確なシミュレーションがある程度可能となった.
以上のことにより,機能ブロック毎に詳細シミュレーションから動作レベルシミュレーションまでを扱え,また,ブロック毎の要求精度に対応可能な高速マルチレベルシミュレータの実現への目処がついた.
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