| 研究概要 |
VLSIの高速化が進む一方で,LSIのテスト装置(LSIテスタ)の高速化は難しくなっており,テスト対象のLSIよりも遅い動作速度のLSIテスタの使用を余儀なくされている.そのため,回路遅延が増加するような故障の検出は容易でない.しかしながら,製造したVLSIの信頼性を確保するには,高い遅延故障検出能力を有するテストを,汎用的なLSIテスタ上で効率よく実施することが不可欠である.平成13年度は,低速LSIテスタを利用した高速VLSIのテストを可能にする論理設計とテスト技術について研究を行った.低速LSIテスタを利用した高速VLSIのテストの原理を述べる.まず,テストパターンを符号圧縮技術により圧縮する.次に,符号化して圧縮したテストデータをLSIテスタからチップに印加し,チップに搭載したデコーダ回路でそのデータを復号化して,テスト対象回路に印加する.圧縮されたテストデータがチップ内部で復号化されてテストデータ量が増加するため,チップ内部では高速にテスト動作可能である.したがって,低速テスタを使っても,高速なLSIの遅延故障をテスト可能である.符号化によるデータ圧縮の有効性はテストデータのビットパターンに依存するが,一般にテストデータはランダムに近いビットパターンで構成されており,圧縮で大きな効果を得ることは難しい.我々は今年度,テストデータ中のドントケア(0でも1でもテストの有効性に影響しない)値の判定手法を世界に先駆けて開発した.テストデータが多くのドントケア値を含んでいるなら,圧縮はより効果の高いものにできる.ISCASベンチマーク回路に対する実験では,本手法は圧縮されていないテスト集合の約66%の入力がXとなり,また,圧縮されたテスト集合であっても平均47%の入力をXとすることができた.また,符号化によるデータ圧縮では,開発した手法によりテストデータ量を元のテストデータの40%にまで減らすことができた.これは,理論的には,LSIテスタの約2倍のの動作速度をもつ高速VLSIがテスト可能であることを示している.
|
