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本年度は、動的再構成可能LSIを用いて高速並列信号処理を実現する際に必要となるスケジューリング手法の開発を行った。
動的再構成可能LSIでは、LSI上の他の部分のゲート回路が演算器やレジスタとして動作中に、一部のゲート回路のみを他の演算器やレジスタに組み替えることができる。動的再構成の場合であっても再構成にはある程度の時間を要し、また当然ながら再構成中のゲート回路は演算には利用できない。近年の半導体技術の進歩により、ゲートを組み合わせた演算器の遅延時間に比べて配線を用いたデータ通信の遅延時間が相対的に大きくなってきている。そのため、乗算器の結果を加算器で使用するといった場合に、乗算器と加算器の間の通信に必要な時間に対して、乗算器を再構成し、得られた加算器に乗算結果を通信する時間の方が短ければ、より高速な処理が実現できる。
そこで、ディジタル信号処理の高速並列処理のため、演算間データ通信時間と演算器の動的再構成を考慮して演算と通信の実行時刻を決定する手法を考察した。そこでは、演算の演算器への割当と演算問通信時間の評価を同時に行うことで、正確な演算間通信時間に基づいて最適な演算器割当と動的再構成スケジュールを求めるている。
いくつかの実用的な例題において、提案手法によって高速な並列処理が達成できることを確認した。
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