| 研究概要 |
再構成可能なLSIであるFPGA(Field Programmable Gate Array)の高信頼化に関する研究を行う.一般に高信頼化手法は面積増などの性能劣化を招くため,設計容易化を含めたデバイスアーキテクチャおよび回路実装技術の確立を目指す.平成23年度は,(1)高信頼デバイスアーキテクチャ,(2)二重冗長化による高信頼実装技術,(3)ソフトエラー耐性の評価技術の3点について研究を行った.
(1)代表的な高信頼化技術である三重冗長化は,回路構成メモリ数や面積が3倍になるという課題があった.ソフトエラーはメモリに対して起きるため,メモリ数に比例してソフトエラー発生頻度が増加する.そこで,ハミングコードを用いた省メモリの高信頼デバイスアーキテクチャを提案した.また,ハミングコードを用いて訂正したデータを回路構成メモリにフィードバックすることで,動的にソフトエラーの影響を修正することを可能とし,三重冗長化に比べメモリ数を57%削減し,信頼性を2.3倍に向上させた.この研究内容はIEEE Embedded Systems lettersに掲載された.(2)二重冗長実装技術は,三重冗長実装と比較して小面積な一方,回路故障からの復旧のための停止時間が長いという課題があった.そこで,FPGA内部での部分再構成技術を組み合わせることで,故障回復時間を短縮し稼働率向上を図った.これにより,三重冗長化と比較して小面積で,同程度の信頼性を持つシステムを実現した.本研究はデザインガイア2011において口頭およびポスター発表を行い,学生優秀ポスター賞を受賞した.(3)高信頼化を図った回路は故障の隠蔽・修正が可能なため,再構成によるフォルトインジェクションを用いた信頼性評価手法では多くの再構成回数と評価時間が必要だった.そこで,フレーム単位の部分再構成とブートストラップ法を用いた高速な評価手法の提案を行った.この結果,従来の全体再構成を用いた手法と比較して10倍ほど高速に評価を行えるようになった.この研究内容は,現在論文投稿中である.
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
研究計画のとおり,デバイスアーキテクチャおよび高信頼実装技術の提案を行い,それぞれ論文誌掲載と研究会において受賞という成果を上げている.また,研究計画に若干の追加を行い,高信頼実装された回路の評価技術についても研究を行っている.しかし,IP回路や設計ツールの検討など高信頼設計の容易化については検討できていない.これらより,予定以上に進行している内容と,遅れている内容があるため,総じて平均をとると,おおむね順調に進展していると考えられる.
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| 今後の研究の推進方策 |
今後の方針としては,まず,評価技術について再構成による復旧を考慮した評価技術を確立する.また,高信頼化の一手法としてウォッチドッグプロセッサのような付加回路を利用した故障検出技術や,ソフトエラー復旧のための再構成制御回路について検討を行う.さらに,研究計画を若干変更し,部分再構成技術を利用した物理故障に対する高信頼化技術についても研究を行っていく.そして,これらの研究内容を組み合わせ,ソフトエラーと物理的故障両方に対して高信頼なシステムを実現していく.そして最後に,これまで検討してきた高信頼システムの知見をもとに,高信頼システムの設計容易化として,設計フロー・設計ツールの研究を行う予定である.
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