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量子井戸の共鳴トンネル遷移を利用した共鳴トンネルデバイスは、HEMTなどの2Dデバイスや、JJデバイスを超える最も高速なデバイスに分類され、GHzからTHz帯の将来に渡る高速化の要請に応え得るデバイスとして期待される。これまで、このトンネルデバイスは、高い障壁が得られるIII-V系デバイスとして発展してきた。Si/SiGe系トンネルデバイスを実現すれば、Siをベースとした新しい超高速集積化デバイスのジャンルを展開できることが期待されるが、1988年にSi/SiGe系RTDが発表されて以来、その性能指標である負性抵抗領域の電流の山対谷比(PVR)が低いまま(室温で≦1.2)であった。研究代表者は1998年、理論的予測から、Si/SiGe系RTDに初めて電子トンネルと3重井戸の組み合わせを適用し、PVRを室温下で従来比6倍の≧7.6に高めることに成功した。本研究では、さらに高性能Si/SiGe系RTDの実現を目指して、12年度、量子井戸構造の制御と最適設計技術、および素子化プロセス技術に重点を置き検討した。具体的にはRTDの層構成および作製プロセスに検討を加え、歪緩和バッファー層として組成比の異なる薄化Si_<1-x>Ge_x層を2層積層し、その直後アニールを行うことで、表面が平坦で欠陥が少なくほぼ緩和したGe組成比の比較的高いSi_<0.67>Ge_<0.33>バッファー層の得られることを見い出した。緩和は90%以上に達し、理論値に近い障壁高の得られることも分かった。さらに、この設計とプロセス技術を用いて実際にSi/SiGe系3重障壁RTDを作製した結果、PVRとしてこれまで困難と考えられていたIII-V系RTDと同程度の〜180を室温で得ることに成功した。本成果は今後のSi/SiGe系トンネルデバイス展開に極めて大きく寄与すると期待できる。
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