| 研究概要 |
集積能動素子自体のスイッチング時間遅れよりも、内部配線の複雑さに起因する性能劣化が避けられない状況になりつつある。また、メモリと演算部が完全に分離したアーキテクチャでは、メモリ・演算部間のデータ転送に限界が生じることになる。このような状況下においても数GHzクロック周波数で動作する高速・低電力VLSIプロセッサのための高性能回路技術の開発が望まれている。本研究では,このような問題を解決するための新しい方法として,高い電流駆動能力を有する差動対回路技術を徹底的に活用した高性能多値VLSIシステムや強誘電体ロジックインメモリVLSIを考案し,その有用性を実証した.以下に、その主要な成果を列挙する。
1.世界最高性能の多値集積回路の開拓
全ての差動対回路を2線相補入力対で駆動する2線式フルソースカップルドロジック多値集積回路を提案し,1線入力駆動の場合と比較して電流駆動能力を大幅に向上できることを明らかにした.
0.18μmCMOSに基づくシミュレーションを行った結果,同一消費電力の下で1線駆動方式と2線駆動方式を比較して,1.3倍程度の高速化が達成されることを示すことができた.これは,低電圧振幅動作に有用な回路技術である.
2.強誘電体デバイスを用いたロジックインメモリアーキテクチャ
強誘電体キャパシタを用いた不揮発性ロジックインメモリ回路を提案した。強誘電体キャパシタに印加する入力の電位差に応じて特定の残留分極状態遷移が起こることに着目した機能パスゲートの構成法を与えることができた。さらに,非破壊読出し動作のためのプリチャージ方式を考案した。0.6μmCMOS/強誘電体プロセスにより基本回路の試作を行った結果,同等機能のCMOS回路のみによる構成と比較して,面積はもとよりリーク電流などに起因する消費電力の大幅な減少が可能となることを明らかにした。応用例として完全並列形連想メモリの評価を行い,大幅な高性能化が達成できることを実証した。
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