| 研究概要 |
VLIWアーキテクチャの特長を最大限に利用するには,並列実行可能な複数の演算操作を高速に取得できる,高性能な命令キャッシュが必要である.本研究では,VLIWアーキテクチャのための高性能命令キャッシュ機構としてMULHI(MULtiple HIt)キャッシュを提案した.MULHIキャッシュは,従来の通常型キャッシュと異なり,無効命令(nop)をキャッシュに格納しないことによって,利用効率を高め,高ヒット率,高バンド幅を実現することを狙いとする.
昨年度の研究におけるソフトウェアシミュレーションから,MULHIキャッシュは従来型のキャッシュに比べて高ヒット率を達成でき,1サイクルで実行可能な演算操作数を大幅に増加させられることが示されていた.しかし,その一方で,MULIHキャッシュの制御機構が従来型のキャッシュに比べて複雑になるために,実行サイクル数は減少しても動作周波数が低下してしまうことが懸念されていた.
本年度の研究では,MULHIキャッシュを構成するハードウェア機構の設計を行ない,動作速度とハードウェア量の評価を行なった.まず,動作速度にっいては,0.5μm CMOSプロセス技術の仮定のもとでサイクル時間を求め,MUUIIキャッシュの制御ロジックがパイプラインサイクルのクリティカルパスにならないことを明らかにした.また,ハードウェア量については,ゲート数に基づく評価を行なった結果,メモリセルのハードウェア量と比較して十分に小さく構成できることが分かった.
|
