| 研究概要 |
本年度では,連想メモリの基本的なアーキテクチャの設計を行うと共に,最終的に評価を予定している画像処理分割システムで用いる画像処理分割アルゴリズムを開発,並びに実装を行った.
1.連想メモリの基本的アーキテクチャの設計
本研究で提案する最小距離計算機能を備えた高速・小面積の連想メモリ(CAM)のための新しいアーキテクチャを0.6μmCMOSテクノロジを用いて設計を行った.まず,今回提案する新しいCAMアーキテクチャの核となる2つの回路(1)比較回路とアナログ距離変換回路と(2)最小距離決定回路を開発した.今回開発した最小距離決定回路は,面積効率が良く,全参照データに対する最小距離データの決定を全並列かつ高速に処理できるため,連想メモリの高速化・高集積化を同時に実現することが可能となった.開発した回路の機能や遅延時間を実験的に検証するために,テストチップを設計・試作し,その評価を行い,提案する連想メモリの動作を実験的に検証した.
2.画像処理分割アルゴリズムの開発
画像分割処理は,画像処理における重要な処理の1つであり,一般に画像認識処理の最初に行われる.本年度では,ソフトウェアによるリアルタイム処理が可能な画像分割処理アルゴリズムを提案し,その性能を検証のためにRISCプロセッサコアを用いたプロとタイピングシステムをFPGA評価ボード上に構築し,画像分割処理システムの開発・評価を行った.
(1)画像分割処理アルゴリズムの開発
(2)RISCプロセッサとしてモトローラのM・COREプロセッサを用いた画像分割処理システムの構築
(3)開発した画像分割処理アルゴリズムの実装とM・COREプロセッサ上でのソフトウェアの実装
(4)M・COREシミュレータを用いたリアルタイム処理に関する考察
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