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本研究では、本研究代表者が提案している進化論的計算手法による適応ディジタルフィルタである進化論的ディジタルフィルタ(evolutionary digital filter: EDF)の収束特性の向上と並列実現を目的として、(1)計算機上でのソフトウェアによる実現と(2)高並列VLSIシステムのプロトタイプによる実現を行い、提案しているEDFの適応信号処理能力を総合的に評価する。これまでに、EDFを並列プロセッサ上で実現するために適応アルゴリズムと構造を改良した並列EDFを検討している。
そこで、本研究では、EDFを高速に実行するための高並列VLSIシステムのプロトタイプを試作し、その性能として、処理速度や回路規格などを評価している。
まず、単一のFPGA(フィールドプログラマブルゲートアレイ)上でのEDFの実現と評価を行った。前年度検討した並列EDFを高速に実行するための高並列VLSIシステムのプロトタイプを試作し、性能を評価した。設計は、ハードウェア記述言語によって行い、FPGAによって実現する。ここでは、高並列VLSIシステム実現の基礎的実験として、単一のEDFを単一のFPGA上で実現し、処理速度や回路規模、VLSI実現の適合性を評価した。次に、EDFのVLSI実現に関して総合的に評価している。上述のEDFのFPGA上での並列実現による実験結果に基づき、単一のEDFのVLSIシステムを試作し、性能を評価した。設計は、ハードウェア記述言語によって行った。チップ試作は、東京大学大規模集積システム設計教育センター(VDEC)を通して行い、このチップに関して、処理速度や回路規模を評価した。評価実験により、今回試作したチップではサンプリング周波数は3.7KHzであり、ソフトウェア上でEDFを実現した場合に対して2.2倍高速に動作する。今後、今回の評価で明らかになった問題点を解決して音声帯域をカバーできるサンプリング周波数を実現することを予定している。
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