| 研究概要 |
近年値予測を用いたデータ依存の投機的実行が注目されているが,値予測のためのハードウエア量が問題となっている.本研究では,値予測機構のハードウエア量を削減することを検討している.具体的には,第1に,タグアレイ部に保持されるアドレスのビット幅削減を検討している.キャッシュとは異なり,値予測では得られた値が必ずしも正しくなくて構わない.なぜなら値予測に失敗した場合のための機構が備わっているからである.したがって,タグアレイ部に保持されるアドレスのビット幅を削減しても,プログラムの実行結果には問題無い.シミュレーションの結果,タグアレイ部は2ビットあれば十分で,プロセッサの性能に悪影響を及ぼさないことが確認された.これは,標準的な4096エントリの値予測機構の場合で8Kバイトのハードウエア量削減に相当する.第2に,演算結果の有効なデータ幅の特徴を利用して,データ値予測機構のハードウエア量を削減することを検討する.単純に予測機構に保持されるデータ幅を削減すると予測精度は著しく低下するが,提案する2モード値予測機構を用いることで予測精度の低下を抑えつつハードウエア量削減を達成できる.プロセッサ性能の評価では,用いたベンチマークプログラムのほとんどで,わずかに低下した予測精度の影響はほとんど無いことが確認できている.第3に,頻繁な値の局所性に着目し,予測値を0だけに限定している.SPECint95ベンチマークではレジスタに書き込まれる値の平均で15%が0であるので,予測値を制限しても有意義なパフォーマンスが得られると予想される.シミュレーションの結果,提案する予測器は,ハードウエア規模が約4倍の最終値型予測器と匹敵することが確認された.
|
