| 研究概要 |
本年度は,演算器構成を毎サイクル再構成可能なマイクロプロセッサとして最適なアーキテクチャの検討を行った.その結果,次の2つの要件を満たさなければ,実用的な再構成型アーキテクチャにならないという結論に到達した.
(1)従来のマイクロプロセッサ以上の性能を達成するにはアルゴリズムの並列性を有効利用できるアーキテクチャである必要がある.
(2)ソフトウェア開発が容易なプログラミングモデルを持つアーキテクチャである必要がある.
そして,これらの要件を満たすアーキテクチャとして新たにPARSアーキテクチャを提案した.PARSアーキテクチャでは(1),(2)の要件を満たすため,並列アルゴリズムを直接マッピング可能にすると同時に,実ハードウェアへのマッピングの適合性を考慮したPARSプログラミングモデルを導入している.さらに,再構成型アーキテクチャを実現する上で鍵となる再構成速度の高速化を実現するため,再構成部の機能ユニット化を行って再構成情報を最適化した.その結果,広く使われている半導体テクノロジーを用いて100MHz以上の動作速度で数百万ゲート規模のロジックを毎サイクル再構成できる見込を得ることができた.さらに,C言語でかかれた既存のプロセッサ向けプログラムをそのままPARSアーキテクチャにマッピングすることで得られる性能向上を詳細な評価により測定し,その結果に基づいて再構成情報として使われる機能ユニット部の命令の最適化をおこなった.
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