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今年度は研究計画に準じて、論理指向ニューラルネットワーク(LOGO-NN)のための学習回路を効率的にデジタルハードウェア化するために、以前我々が提案したLOGO-BPアルゴリズムの修正およびその検証を行った。これと同時に、LOGO-NN(認識システムの動作部)のプロトタイプ回路をVHDLによって設計した。
前者の学習アルゴリズムに関する研究については、各パラメータのピット数を小さい値に制限した上で、さらに、除数を2のべき乗とすることで除算器をシフトレジスタに置き換えるなどの修正を行った。これにより、学習回路に対するハードウェアコストの低減が十分に見込めるに至った。また、この修正アルゴリズムの性能を詳しく検証したところ、文字パターン認識などの比較的簡単とされる分類問題に対しては、ハードウェアの制約を全く受けない理想的な高速学習アルゴリズムと同程度以上の性能を示すことが確認された。しかし、線形分離性があまりに乏しい分類問題については、それぞれの問題に応じたビット数およびニューロン数が必要であることも確かめられた。今後、LOGO-BPにおいては上記の問題についての対処法を考案することが課題である。
一方、VHDLで設計したLOGO-NNがVHDLシミュレータ上で正常に動作することを確認した。しかし、現段階ではインタフェースまで考慮に入れた設計にはなっていないので、メモリシステムも含めた設計が必要である。そこで、今後は学習回路の設計も同時に進めることで、学習機能を持つパターン認識システムとして、文字認識システムのプロトタイプ回路をFPGAもしくはLSI上に実現する予定である。
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