ホメオティック遺伝子の概念を用いた3次元集積化FPGAの動的再構成の研究

2000 年度 実績報告書

• 研究課題/領域番号: 12838002
• 研究機関: 東北大学
• 研究代表者: 栗野 浩之 東北大学, 大学院・工学研究科, 講師 (70282093)
• 研究分担者: 洪 連基 ベンチャー・ビジネス・ラボラトリー, 非常勤研究員 ; 朴 起台 東北大学, 大学院・工学研究科, 助手 (50312608) ; 小柳 光正 東北大学, 大学院・工学研究科, 教授 (60205531)
• キーワード: 3次元集積化技術 / 実装技術 / 集積回路 / 半導体 / FPGA / Vision Chip / Neuromorphic System / Biologically Inspired System

研究概要

Field Programmable Gate Arrayを3次元集積LSIで製作することが本研究の大きなテーマの一つである。今年度はFPGAを3次元LSIで試作するための3次元集積化プロセス技術を完成させることを最も大きな課題として研究に取り組んできた。3次元集積LSIとは垂直に積層した複数のLSIチップを垂直配線で密に電気的に接続したものである。年度当初、3次元集積化の際に最も問題となっていた垂直配線とSi基板との間の電気的短絡は垂直配線のレイアウトを工夫することにより改善した。こうして3層からなる3次元集積LSIを試作して、短絡が改善されることを確認した。また3層からなる48段のインバーターチェーンで遅延時間を測定したところ一段あたりの遅延時間は2.48μsecであった。この垂直配線の寄生容量を測定したところ一つあたり300fF程度であり、この値はやや大きいので更にデザインルール、プロセスを改善し、容量を減らす計画である。
FPGAのアーキテェクチャに関しでも検討を進めた。3次元FPGAを用いると配置配線の自由度は大幅に改善できるものと予想される。しかしながら3次元構造を十分に考慮した配置配線指針がないとGateの利用効率が大幅に低減するものと予想される。今年度はこの重要な配置配線指針についても検討した。その結果、3次元FPGAはデータを並列処理する場合にとりわけ有益であり、生体の脳などのようにデータをチップに対して垂直方向に転送、処理すると各ユニット単位で考慮すれば良いので配置配線が容易になるものと結論した。

研究成果

• [文献書誌] H.Kurino,Y.Nakagawa,K.W.Lee,T.Nakamura and et al.: "Smart Vision Chip Fabricated Using Three Dimensional Integration Technology"Neural Information Processing Systems 2000. (2001)
• [文献書誌] K.W.Lee,T.Nakamura,H.Kurino,and et al.: "Development of Three-Dimensional Integration Technology for Highly Parallel Image-Processing Chip"Japanese Journal of Applied.Physics. 39. 2473-2477 (2000)
• [文献書誌] M.Koyanagi,Y.Nakagawa,K.Lee,H.Kurino and et al.: "Neuromorphic Vision Chip Fabricated Using Three-Dimensional Integration Technology"International Solid State Circuits Conference 2001. (2001)
• [文献書誌] K.W.Lee,T.Nakamura,H.Kurino and et al.: "Three-Dimensional Shared Memory Fabricated Using Wafer Stacking Technology"Proc.of International Electron Devices Meeting. (2000)
• [文献書誌] Y.Nakagawa,T.Nakamura,K.W.Lee,H.Kurino and et al.: "Neuromorphic Analog Circuits for Three-Dimensional Stacked Vision Chip"Proc.of 7th Intenational Conference on Neural Information Processing. (2000)
• [文献書誌] K.W.Lee,T.Nakamura,H.Kurino and et al.: "Deep Trench Etching in SOI Wafer for Three-Dimensional LSIs"Ext.Abs.of the 2000 International Conference on Solid State Devices and Materials. 424-425 (2000)