| 研究概要 |
本研究は,提案する最小距離検索機能を備えた高速・小面積連想メモリアーキテクチャの実現に必要なCMOS集積回路を開発し,実際にテストチップ試作してその性能を実験的に検証することを目的としている.
まず,平成12年度ではこのアーキテクチャの核となる3つの回路に対して,いくつかの設計を提案し評価することを予定していた.1つ目の比較回路とアナログ距離変換回路に対しては,メモリ領域内にコンパクトに実現できる回路を考案し、その設計を完了した.考案した比較回路とアナログ距離変換回路によって,全参照データに対する距離の演算を高速かつ全並列で処理することが可能となった.2つ目の最大距離D0までのA/D変換回路は,新たな最小距離決定回路を考案したため,必要がなくなった.3つ目の最小距離決定回路は,今までにない画期的な回路を考案し,その設計を完了した.考案した最小距離決定回路は面積効率が良く,全参照データに対する最小距離データの決定を全並列かつ高速に処理できるため,連想メモリの高速化・高集積化を同時に実現することが可能となった.これら設計した回路を用いて,連想メモリ全体のレイアウト設計,回路シミュレーションを終了した.その結果より,従来のアーキテクチャと比べて、面積及び動作速度の有効性を確認できた.
また,平成12年度では、開発した回路の機能や遅延時間を実験的に検証するために,テストチップを設計・試作し、その評価を行った.テストチップの内容は,32行128列連想メモリ全体を0.6μmCMOSテクノロジを用いて設計したものであり、その作製及び測定を終了した.測定結果は,条件が厳しくなった場合にややばらつきが見られるもののほぼシミュレーション通りの結果となった.これらの結果より,提案する連想メモリの動作を実験的に検証できた.
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