| 研究概要 |
本研究は,「FPGAを用いた可変構造ハードウェアとそれを制御するソフトウェアからなる複合システムの設計問題はある種の分散協調ソフトウェアの設計問題と同型である」という着想にもとづいて,あるオブジェクトの実現方式がハードウェアであるかソフトウェアであるかに関らず,仕様として与えられた時間的な振舞い,すなわち「トレース仕様」を入力として,これを模倣するオブジェクトを自動的に合成しようとする試みである.
今年度は,理論面からのアプローチとして,単一オブジェクトに対する断片的トレース集合から最小状態のステートマシンを構成するアルゴリズムについて研究を行い,出力記号列間の非決定性解消論理を組み込んだ部分集合構成法の拡張について検討した.この成果は,情報処理学会プログラミング研究会(SwoPP2000)で「正規トレース集合を用いた並行分散プロセスの合成」の題目で公表した.また,開発面からのアプローチとして,上記検討結果にもとづく単独オブジェクトに対する変換ツールを試作して自動合成結果と理論との比較を行い,必要な課題を抽出した.
さらに,上記の研究活動に並行して,来年度以降必要となる研究環境の整備を行い,1.Verilog-HDLからFPGAへの実装を行うためのハードウェア開発環境の構築と簡単な協調設計問題への適用,2.仕様記述言語としての正規トレースの実用性検証,3.正規トレースに対応したビジュアルプログラミング環境の構築等を開始した.
|
