| 研究実績の概要 |
新たに構築したデバイスシミュレータにより、ナノ構造の物理的性質を正確に反映したデバイスの電気特性を理論的に明らかにし、以下成果を得た。
・Lバレー電子を利用した(111)面GaAs, GaSb, Ge極薄膜チャネルnMOSFETの性能予測・・・(111)面チャネルにおいて3 nm以下の膜厚にすることによりLバレー電子による電流を支配的にできることを見出すと共に、GaAsがもっとも高いオン電流と低いオフ電流を実現できることを明らかにした。
・(111)面GaAs極薄膜チャネルnMOSFETのひずみ印加による性能向上・・・5 nmの膜厚の(111)面GaAs極薄膜チャネルにおいて、圧縮ひずみを印加してバレー間の縮退を解くことにより注入速度の劣化を最小限に抑えながら、状態密度を向上させることでキャリア濃度を増加させ、結果としてMOSFETの電流駆動力が向上することを明らかにした。
・極薄膜Ge-On-InsulatorトンネルMOSFETの最適構造と面方位の明確化・・・p型のソース領域を有するGe-On-InsulatorトンネルMOSFETにおいて、n型のドレイン層の不純物濃度を最適化することで、ambipolar効果を抑制しオフ電流の低いトンネルFETが実現できることを明らかにした。面方位を(100), (110), (111)と変え、反転層のサブバンド構造を変調することによるトンネルFETに与える影響を詳細に検討し、結果として、Lバレーの電子の寄与が大きくできる(111)が最もオン電流とSファクターに優れた特性を示し、(100)面が最も劣っていることを定量的に示した。(111)GOIトンネルFETにおいて、0.6Vで200 uA/umを越える駆動力、電流値で4ケタ以上に渡り、MOSFETのSファクターである60 mV/dec以下のSファクターが実現可能であることを示した。
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