| 研究概要 |
近年のLSI微細化に伴い,組み込みプロセッサでのマルチコア化が進んでいる.マルチコアプロセッサや,さらにコア数の多いメニーコアプロセッサのキャッシュを対象としたキャッシュ構成シミュレーションの高速化が必要になる.メニーコアプロセッサ多階層キャッシュアーキテクチャのキャッシュ構成シミュレーションの高速化が研究目的である.
ホモジニアスな2コアプライベート1階層キャッシュのアーキテクチャを対象としたキャッシュの性質を調査し,キャッシュ構成シミュレーションの高速化手法を提案した.また,提案したホモジニアスな2コアプライベート1階層キャッシュのキャッシュ構成シミュレーションを高速化する手法を改良し,ヘテロジニアスなキャッシュ構成に適用し,より広範囲な解空間を探索可能にした.
キャッシュ構成シミュレーションはキャッシュメモリのパラメータを変化させながらキャッシュシミュレーションを行い,それぞれのパラメータ構成におけるキャッシュヒット1ミス回数を計測するシミュレーションである.パラメータを変化させた異なるキャッシュメモリ同士を1つのデータ構造で表現することで,キャッシュメモリのシミュレーションで必要な探索と更新を1回の作業で複数のキャッシュメモリに対し同時に行い全体の作業量を減らし高速化を達成した.状態遷移を変化させたことで探索を省略できるか調査し,キャッシュコヒーレンシプロトコルの状態遷移についてシミュレーション実験のデータ構造の効率化と冗長化を行うことで正確かつ高速にシミュレーションできる状態遷移を研究した.
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