研究課題
本研究では極薄膜III-V-OI(-on insulator)チャネルを有するMOSFETにおいて高いオン電流とよい短チャネル特性の実現を目的として今年度はまず、InGaAs-OI上でNi-InGaAsメタルsource/drain(S/D)を適用し、MOSFETの作製、チャネル移動度を上げる手法としてMOS界面バッファ層を挿入し、移動度向上に成功した。以下本年度の実施計画項目別に記述する。・メタルS/D構造の応用によるIII-V-OI MOSFETの実現及びデバイス物性評価メタルS/D技術を適用することで従来S/D形成が困難なInGaAs-OI MOSFETにおいて良好なトランジスタ動作に成功した。この結果はInGaAs-OI MOSFETにおいて自己整合型メタルS/Dを適用した世界で初めての成果である。さらにそのデバイスの膜厚依存性を調べた結果、本デバイスにおいてSiのデバイスでも見られるような膜厚揺らぎ散乱の影響が非常に強いことを分かった。今後デバイス設計において膜厚は考慮すべき重要なパラメータであることを明らかにした成果である。・MOS interface bufferによる高性能化及びそのメカニズム解析InGaAsチャネル(In組成7O%以上)の上下の両側にバンドギャップの高いInGaAs(In組成3O%)を挿入することでMOSFETにおける電子移動度を大幅に高めることに成功した。9nmの非常に薄い膜厚のデバイスにおいて3000cm2/Vsという高い移動度を実現した。この値は世界トップレベルの値であり、今回工夫したMOS界面バッファの効果であると考えられる。そのメカニズム解析の結果、薄い領域で重要な膜厚揺らぎ散乱の影響がMOS界面バッファにより緩和され、結果的に高い移動度が得られたことが分かった。さらに、上記のチャネル構造、メタルS/D形成技術を利用し、ゲート長55nmの微細デバイスの作製に成功した。まだ性能を上げる余地はたくさんあるにも関わらず、立体構造を使ったトライゲート構造を持つデバイスやgate all around構造を持つデバイスと同等の単チャネル特性、オン電流特性が得られた。
1: 当初の計画以上に進展している
当初、デバイスの作製方法の確立、デバイス実証、測定による物理的な情報を集めることに焦点を置いていたが、チャネルでのキャリヤの散乱機構などのデバイス自体の物理的な理解が期待以上に系統的にできている。また、微細デバイスにおいてはまだ改善の余地がたくさんあるにもかかわらず、世界的な研究レベルで見たときにも優れた短チャネル特性、オン電流特性が得られている。
現状のデバイスの等価的酸化膜厚(EOT)は世界のほかのグループよりも厚く、EOTスケーリングによる性能向上の余地はかなりあるので次年度はEOTスケーリングの効果を系統的に調べる。また、ほかの世界レベルのIII-V MOSFETとのオン電流は同等とは言え、現状回路で使われているSiMOSFETを大きく上回るためには、寄生抵抗を下げ、さらにオン電流を上げることは極めて重要である。これらとチャネル長の微細化も進め、高性能なMOSFETの実現を行う。
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