| 研究概要 |
低電圧で動作する超低消費電力・高性能論理デバイスおよびメモリデバイスの検討を行った.論理デバイスでは,完全空乏型のSOI MOSFETに基板バイアス効果を適用することにより,超低消費電力と高速性を実現する方策について検討した.SOI MOSFETにおいてしきい値電圧が変化可能な範囲を実験で明らかにするとともに,反転層容量により劣化する電流駆動力を基板バイアスにより改善する新しい方式を提案し,実験により実証した.さらに,将来の微細MOSFETとして三次元ゲート構造をもつMOSFETに基板バイアスを適用する新方式を提案した.この方式では,短チャネル効果が抑制できることに加え,有限の基板バイアス定数を有するため基板バイアス効果により超低消費電力であり,しかも特性ばらつきを抑制することができる.シミュレーションと実験によりにより本提案の有効性を実証した.
一方,メモリデバイスでは、強誘電体キャパシタを用いた不揮発性ラッチ回路に関する検討を行い、従来の回路構成では、電源復帰時に記憶情報が反転する場合のあることを明らかにすると共に、このような誤動作を生じない回路を提案した。その結果、新回路ではこのような誤動作が生じないことをシミュレーションにより明らかにすると共に、0.35μmプロセスを用いて回路の作製を行った。回路動作はまだ確認できなかったが、次年度に引き続き検討する予定である。さらに、強誘電体をゲート絶縁膜として用いたデバイスの特性に関して検討を行い、強誘電体膜とSi基板との間に挿入するバッファ層としては、LaAlO_3が優れていることを明らかにした。このバッファ層上に(Bi,La)_4Ti_3O_<12>膜を形成したMFISキャパシタにおいて、データ保持時間5日間が得られた。
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