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今後の高エネルギー物理実験では、大強度ビーム下や宇宙空間での実験等、放射線レベルの高い環境での実験の重要度が増すと考えられる。一方、測定器はますます多チャンネル化、高度化する必要が有ることから、LSI技術を駆使した読み出しエレクトロニクスが欠かせない。このため、耐放射線性LSIの開発が必要とされている。本研究では、放射線によるLSI回路への影響を調べ、レイアウトや回路の工夫により、通常のCMOS LSIプロセスを使用しながら放射線環境下で使用できるLSIの開発を目指している。
試験用LSIは、ATLAS実験用に開発している0.3μm CMOSゲートアレイによるAMT(Atlas Muon TDC)及び0.18μm CMOSプロセスを使用した試験チップを用いている。0.18μm CMOSプロセスは放射線に対し強い耐性を持つ例が報告されており、東京大学大規模集積システム設計センター(VDEC)を通じて試験チップを試作した。また荷電粒子によるSEE(Single Event Effect)等の影響を調べるため、東北大学サイクロトロンRIセンターで陽子照射実験を行った。
他に、以前開発した0.5μm CMOSゲートアレイによるTMC(Time Memory Cell)LSIが2005年字宙研究開発機構から打ち上げ予定の月観測SELENE衛星に搭載されることになっており、これに関する放射線試験も行われた。
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