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本研究の目的は、高価なイオン注入装置を使用せず、熱拡散法のみでCMOSデバイス製作する教育用のプロセスを開発することである。今年度の目標は、CMOSデバイス製作に必須のウェル形成のプロセス条件を確立することであった。
CMOSデバイスでは、同一のシリコン基板上にpMOS-FETとnMOS-FETを製作しなければならない。チャネルドープをしないで製作可能なそれぞれのFETのしきい値電圧を考慮して、シリコシ基板はn型を用いた。その基板上に、nMOSが製作できる十分な深さのp型ウェルを形成できるかどうかを調べる試料を製作するため、ウェル形成領域の穴明け、nMOSのソースとドレインに相当するn型拡散領域の穴明け、コンタクトホールの形成、電極形成などを行なうために4枚のフォトマスクを製作した。
試料製作は、実際にCMOSインバータ回路を製作するプロセスを模擬して行なった。測定は、基板とウェルおよびウェルとn型拡散領域のそれぞれで形成されるpn接合の電流-電圧特性を測定した。また、ウェル領域とn型拡散領域の面抵抗を測定した。
その結果、ウェルとn型拡散領域のpn接合において、降伏特性にばらつきが大きいことから、実施した製作条件ではウェルの深さがまだ不十分であると考えられたが、CMOSインバータ回路が製作可能であることが確かめられた。
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