| 研究概要 |
本研究は、剰余数系の各剰余桁の演算に冗長性を持つ桁符号付き(Signed-Digit, SD)数表現を導入し、並列処理することによる高速演算ハードウェアアルゴリズムを提案し、そして、高速な剰余数系に基づく情報処理システムを構築するのを目的とする。また、提案した高速剰余演算を高信頼演算システムおよび公開鍵暗号処理へ応用する。
以下の研究成果があげられる。
1.冗長な剰余数表現をもつことにより、剰余数系における剰余加算および剰余乗算を高速に実現する回路構成を提案した。剰余乗算は2分木の剰余加算の構造で実行されるため、高速処理が行われている。また、3入力の剰余加算回路を新たに考案し、3分木加算構造を有する乗算回路を実現できた。VHDLを用いたハードウェア設計ツールにより、VLSI回路設計、シミュレーションおよび評価を実施し、高速な演算回路を得ることを明らかにした。
2.剰余演算を高信頼の算術演算システムへ応用する際、計算誤りの検出速度が重要な問題とされている。ここで、剰余演算をもつ誤り検出モデルを提案し、実時間処理を重視した算術演算システムの演算誤り検出回路を設計した。VHDLを用いてVLSI設計、シミュレーションおよび評価を行い、高信頼性をもつ実時間処理の算術演算回路を実現することを明らかにした。
3.公開鍵暗号処理の高速化のため、提案した高速剰余算術演算アルゴリズムを適用する方法を検討した。新たにBooth Recodingの方法を導入することにより、RSA暗号処理の高速化を図る。
以上の研究成果は、国際会議などで発表されている。
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