| 研究概要 |
回路の設計,試作,検証に必須な,回路の遅延情報ファイルから遅延情報を抽出するツールを,実際の設計に適用可能なように,クロック回路,信号回路を自動分離し遅延情報を抽出するとともに,回路の動作検証も可能なように効率化した.また,準同期回路設計において繰り返し使用されるクロックスケジュールのためのツールを,計算時間が回路規模にほぼ比例するよう高速化することで,1万レジスタ以上の回路においても十分適用可能なツールとした.さらに,レジスタのタイミングの固定やタイミング最低幅の設定など,実際の設計においてクロックスケジュールツールに求められる様々な制約に対応したツールとした.また,大域的な遅延変動だけでなく,局所的な遅延変動の影響を考慮したクロックスケジュール法を開発し,遅延変動の影響下でも従来の完全同期式設計法による回路を上回る性能を発揮することを計算機実験により確認した.現在,クロックスケジュールのためのツールへの組み込みを検討中である.また,現在,開発ツール群を利用しMIPS命令互換のプロセッサの再設計および,楕円暗号用のチップの設計,試作に取り組んでいる.また,現在,試作においてクロック木は,クロックスケジュール結果に基づき手作業で構築しているが,設計,試作の効率化のために,クロックスケジュールを実現するレイアウトを考慮したクロック木合成アルゴリズムを,開発したツール群と組み合わせた上で,設計システムに組み込むよう改良中である.
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