|
ジョセフソン接合に含まれる静電容量分が外部信号に対する量子化電圧パルスの位相ロックに与える影響を調べることを目的として、14年度ではアンダーダンピングされた接合の解析を行った。
従来、ジョセフソン接合におけるカオスの存在は、アナログシミュレーションから示唆されており、本研究で行う数値計算によってもカオスをシミュレーションできるものと当初考えていた。接合のカオス的な振る舞いは、電流-電圧特性上の断続的な乱れ、あるいはDevil's staircaseと呼ばれるサブステップ構造に現われるが、本研究ではカオスの特徴をとらえることができなかった。すなわち、バイアス点における電圧スペクトルには、広帯域のノイズ成分が含まれておらず、さらにそれは、数値計算における平均化の回数や時間刻み幅などには依存していない結果を得た。一方では、ポアンカレ写像は一本の線となり、安定な位相ロック状態を示した。これらの結果から、カオス状態を断定するには至らなかった。離散データを扱う数値計算に比較して、アナログシミュレーションでは、自動的に連続量のみを演算しており実験に近いものと推定されるが、この場合には、スペクトルやポアンカレ写像にカオスの特徴がみられた。
数値計算とアナログシミュレーション両解析手法で得られた結果を比較すると、電流-電圧特性の形そのものはほぼ同一であった。数値計算においてカオスの特徴を観測できなかった原因として、カオスが発生している点での電流軸方向におけるバイアス点のゆらぎが考えられる。すなわち、アナログシミュレーションでは、ジョセフソン接合シミュレータで起こる現象が電源側に影響を与える可能性があるのに対し、数値計算では与えた電流バイアス値がゆらぐことは絶対にあり得ないということである。この点は、実験的にジョセフソン接合でカオスが起こるのか?ということを考える上で非常に興味深い。
|
