研究概要 |
VLSIシステムの極限微細化・高並列化・低電圧化に伴う内部配線数およびノイズの増大等,配線に起因する諸問題の軽減を目的として,本研究者らは,CDMA(符号分割多重伝送)技術をチップ内の通信に用いた高効率情報伝送方式を検討している.今年度は,配線遅延に起因する送受信キャリヤ(M系列)の1チップ以内程度の位相誤差の補正のための多値キャリヤを用いたシステム構成[H12年度科研費成果]のさらなる改善を目的として,伝送路の帯域制限による信号劣化の影響を考慮した回路技術の検討を行った. まず,配線遅延に起因する同期誤差を除去する多値符号分割多重(MV-CDMA)技術の相関回路のコンパクト集積化を目的として,相関演算に要求される乗算機能と積分機能をそれぞれトランジスタのスイッチング機能とコンデンサへの電流値の蓄積によって実現することにより,回路規模の削減を図った.さらに,素子のばらつきの影響等をシミュレーションにより検討すると共に,相関器のレイアウトを実施することにより,LSI試作へ向けた検討を行った. 次に,提案した多値M系列を用いたチップ内CDMA通信のノイズ・位相誤差に対する耐性を,MATLABを用いて評価を行った.伝送路の帯域制限による波形の劣化が,ビットエラーレート(BER)の劣化に影響を及ぼすことが明らかとなったため,簡単な等化技術を用いた波形整形回路の可能性を検討し,BERを大幅に改善可能となる見通しを得た.
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