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本研究では、デッドロック回復方式を用いた適応ルーティングアルゴリズムRecover-xを提案し、それに基づく2次元トーラスネットワーク用のルータをハードウェア記述言語(HDL)により設計した。また、その性能評価を目的として、Recover-xと他の代表的なルーティングアルゴリズムをHDLシミュレータとHDL設計の論理合成結果により比較した。実験により、Recover-xは、他と比較して高いルーティング自由度を持ち、高速な回路設計が可能であることを示した。また、物理チャネルあたりの仮想チャネル数を変えて通信性能とチップの動作周波数を比較検討した結果、仮想チャネル4本の場合のコスト/パフォーマンスが良いことがわかった。
次に、東京大学大規模集積システム設計教育センターのチップ試作サービスを利用し、1.2μmCMOSプロセスのRecover-xルータチップを開発した。本チップは、ゲート数約12.6K(NAND換算)、チップサイズ7.3mm角であり、最大動作周波数は53.7MHzである。
現在は、これまでのHDLシミュレーション結果とチップ試作経験から得られた知見をもとに、ルータチップ内の仮想チャネル接続方式の変更を行っている。具体的には、ゲート数削減のためにメッセージの入力ポート内に設けていたマルチプレクサを削除して、入力ポート中の仮想チャネル群から並列に複数のメッセージが出力可能な構成に変更する。予備評価では、ゲート規模やチップの動作周波数をあまり損なうことなしに、通信スループットを向上できるとのデータを得ている。
以上、平成13年度は高並列計算機(MPP)を前提とした適応ルーティングの研究を進めてきたが、14年度は、その成果を基にして、適応ルーティングをPC(パーソナルコンピュータ)クラスタに応用することを計画している。
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