| 研究概要 |
本研究では,ハートドウェア実装されたニューラルネットワーク(ANN)上の故障を高速に補償する部分再学習(PR)法をFPGA上に実現し,ウェーハ規模ANNの実現可能性を評価することを目的としている。本年度では,(1)高精度演算型ニューロンの設計,(2)教師信号格納部分の設計,(3)シミュレーションによる動作検証のうち,(1)と(3)について議論を行った。
(1)高精度演算型ニューロンの設計 24ビットの演算精度を持つフィードフォワードANNの設計を行った。その結果,論理セル数は約2900となり,(2)の教師信号格納部分を同一FPGA上に実装することが困難であることが明らかとなった。現在、回路規模の更なる削減を目指すと同時に,教師信号等を外部に格納するためのメモリ部分およびメモリ制御部分の回路設計を行っている。
(2)シミュレーションによる動作検証 設計したハードウェア回路のシミュレーションによる動作検証とは別に,ソフトウェアによるPR法の性能評価を引き続き行った。現在のディジタルLSIでは従来の断線故障モデルが不適切であることを指摘し,Flip断線故障モデルを提案した。Flip断線モデルは断線したリンクからの入力が0か1にランダムに変化する故障であり,高い入力インピーダンスを持つディジタルLSIではより実際的な故障モードである。シミュレーションの結果,PR法はBP法で再学習を行うよりも故障補償率の点でやや劣るものの,再学習後の汎化能力に優れていることを明らかにした。
これまでの研究成果より,学習能力を持つハードウェアANNを実装するためには外部メモリを持つシステム設計が必要であること,PR法はより実際的な故障モードにも対応可能であることがわかった。今後は部分再学習可能な回路をFPGA上に実装していくための設計を行い,学術雑誌への投稿を行う予定である。
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