| 研究概要 |
大規模集積回路技術の進展により,1チップに集積されるトランジスタ数は年々指数的に増大している.これに伴って,設計を開始するレベルも,レジスタ転送レベルから動作レベルヘと移行しつつある.本研究では,設計階層の上位レベルでの工程に対する形式的検証手法の確立を目指して,特に動作レベル記述とレジスタ転送レベルの記述との間の等価性判定,ある特定の振舞をするかどうかを確かめるプロパティチェツクについて研究を進めている.
本年度は特に,動作レベル記述とレジスタ転送レベルの記述との間の等価性判定について研究を行って,省メモリ化と高速化に関して成果を得た.具体的に,省メモリ化については,従来手法では,非常に大きな論理式によって表現されていたブロック同士の等価条件の処理を,記号関数表と呼ぷデータ構造を導入することによって不要とし,結果として20-30%削減することができた.また,アルゴリズムの改良により,信号値変化系列の追跡のため従来必要であった巨大な配列が不必要となり,必要記憶領域を40%程度削減することができた.高速化については,特にパラメタライズされた2重ループを含むような動作レベル記述に対して,強制同期と呼ぶ操作を施すことにより,設計例によっては約50倍の高速化が確認され,総合すると従来手法では取り扱うことができなかった37500サイクルの記号シミュレーションを必要とする設計例を約30,000秒で検証することが可能となった.
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