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ニューラルネットワークは、高周波応用の超高速動作あるいはインターフェイスの超並列動作などの場面では、アナログ・ハードウエア(しかもパルスによらない)によって実現されることが必須となる。ところが従来、アナログ・ニューロはその動作が雑音(主として結合荷重精度の不足やドリフト)のために不安定であるとされ、敬遠されてきた。また多層またはリカレント結合ネットワークの高周波における遅延不安定性、ひずみや雑音の性質も明らかではなかった。本研究は、これらを明らかにすることにより、真にハードウエア・ニューラルネットワークが構築され有用に用いられるための指針を得ようとするものである。ディスクリート部品による回路およびVDECカスタムチップによる回路に対する計測を進めた。その結果、ニューロン・ユニットの回路構成およびシナプス抵抗の電圧対称性および遅延対称性が、ニューラルネットワーク動作に極めて大きな影響を及ぼすことが明らかになった。また対称性の改善されたアナログ・ニューラルネットワークをVDECで試作し、評価を行った。これは対称性の良い荷重抵抗とニューロン回路を新たに発案し、それらを組みこんだものである。想起の誤り率を計測したところ、対称性・等遅延性に特に注意を払わない回路構成に比べて誤り率が大きく減少することが確認され、提案回路の有効性が実証された。
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