| 研究課題/領域番号 |
13J05129
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| 研究機関 | 東北大学 |
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研究代表者 |
佐々木 健志 東北大学, 大学院工学研究科, 特別研究員(DC2)
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| キーワード | 縦型構造 / MOSFET / ゲートリーク / High-k / ナノドット / NANDフラッシュメモリ / トンネル現象 / フリンジ電界 |
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| 研究概要 |
特別研究員研究の1年面の計画は、"縦型MOSFETにおけるゲート電界分布の均一化によるゲートリーク電流抑制"を目的とした。
ゲート電界分布の制御によってゲートリーク電流を抑制するためには、ゲート電界がゲートリーク電流に与えた影響とドレイン電界がゲートリーク電流に与えた影響を切り分けることが重要である。この観点から、ゲートリーク電流のメカニズムである、トンネル現象に基づき、ゲート電界によって書込み/消去動作を行う、平面NANDフラッシュメモリに着目した。
具体的には、平面NANDフラッシュメモリの電荷保持層構造を、従来のフローティングゲート構造から、将来候補として有望なナノドット構造に変更した場合の、メモリセルの評価と解析を行った。本評価と解析は、デバイスシミュレーションによって両者を比較することで行った。これにより、ゲート電極側面からシリコンへ至るフリンジ電界の減少というメカニズムを解明した。フリンジ電界によって、トンネル現象の発生が抑制されるという知見は、縦型MOSFETにおけるゲートリーク電流抑制の観点から重要な知見である。
続いて、縦型MOSFETにおいて、High-k絶縁膜を用いたときの電界分布について詳細な解析を行った。従来のDouble Gate MOSFETでは、High-k絶縁膜を用いると、ドレイン側からソース側へHigh-k絶縁膜内を周りこむフリンジ電界が発生し、ゲート電界がドレイン電界によって弱まるため、性能を劣化させることがわかっている。この観点から、High-k絶縁膜を用いた縦型MOSFETについて、AC解析も含めた、デバイス特性の評価と解析をデバイスシミュレーションにより行った。これにより、従来のDouble Gate MOSFETと比較し、縦型MOSFETは大きなフリンジ容量を持つために、High-k絶縁膜内のフリンジ電界が抑制されるという、メカニズムを明らかにした。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
平成25年度に計画していた、High-k絶縁膜を用いた縦型MOSFETの構造と電気的特性(定常特性)の解明を行うとともに、得られた知見を発展させて、ゲート長スケーリングの指針を提案した。また、流体力学モデルと量子効果モデル方程式を連立し、デバイス特性解析に向けた環境立ち上げと、AC解析を通じた容量の評価を行っているなど、平成26年度に計画している研究を一部先行して行った。従って、当初の研究計画以上に進展していると評価した。
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| 今後の研究の推進方策 |
平成26年度の研究計画を元に、ソースにおける、拡散注入とトンネル注入を比較、検討し、トンネル注入によるソース中央からのキャリアの注入が、デバイス特性に与えるインパクトを評価、解析する。本検討は、20nm世代以降に向けた縦型MOSFETのゲート長スケーリングの設計指針を元に、過渡特性とAC特性のシミュレーションを含め、実デバイス設計に沿った研究を行う。DC特性とは異なり、過渡特性とAC特性では、寄生容量、寄生抵抗の影響が見えてくるため、DC特性でのデバイス設計が、必ずしも過渡特性とAC特性での最適なデバイス設計となるとは限らないからである。特に、20nm世代以降の縦型MOSFETに関しては、流体力学モデルと量子効果モデル及び、ホットエレクトロンモデルを組込んだ計算を行うことで、極微細デバイスの特性を明らかにする。
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