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CMOS LSIにおいては、プロセスの超微細化やチップ面積の大型化に伴う、素子性能のばらつきや素子不良の問題、設計やテストにかかるコスト増大等の問題が顕在化している。この問題を回避するために、機能毎に分割された複数のマクロブロックを2次元配列状に規則的に並べ、その間を高速通信バスで結合するという形態が、検討されている。この構成によれば、LSIを機能毎の比較的小さなマクロブロックの集合体とすることで、素子特性のばらつきの影響を狭い範囲に限定することができ、また、冗長マクロを用意することで、局所的なデバイス不良にも対応することができる。また、回路設計の規模は、マクロ毎に小さな規模に分割され、設計コストの増大を抑制できる。この構成を実現する上での最大の課題は、マクロ間を結ぶ高速通信ネットワーク網(回路)を如何に実現するかである。そのため、従来のロジックLSI設計を中心とした取り組みから、高速通信・ネットワーク用のLSIの高速アナログ回路技術、さらには、規則的なブロック構成からなり、ばらつきや回路の冗長性を考慮した設計を行うメモリLSIの設計技術の両面からの取り組みが特に重要である。本研究では、これらの技術をベースにして、マクロ結合型の次世代SoC-LSIを実現する鍵となるマクロブロック間の高速通信回路方式について検討し、LSIの試作により、その性能を実証することを目的としている。
今回の公募研究の2年の期間では、具体的には、以下の3つの課題について検討を進めた。1)次世代高速インターフェース回路の検討、2)VDECによる実証LSI開発環境の構築、3)メモリLSIにおける素子性能ばらつき評価手法の構築。1)については、次世代の高速I/0回路の有力な候補となる多値I/0回路の検討とチップ設計を行い、その性能実証を行った。また、2)については、VDECによる実証LSIの試作環境を構築し、基準クロック発生回路となるPLL回路の評価データを得ることができた。さらに3)については、不揮発メモリの評価データの解析に画像処理を適用することで、素子ばらつきの傾向を定量的に分析するシステムを構築した。
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