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FETにおいてチャンネル層に多くのキャリアを誘起するためには誘電層の静電容量を大きくする必要がある。そのため、数百-数万と大きな誘電率を持つSrTiO_3の単結晶を数十μmまで薄くした基板の開発を行った。メカノケミカル研磨法により数mm角のサイズを持つ基板で、最も薄い厚さで20μmまで作製できるようになった。
FETにおいてソース-ゲート間に電場を印加した場合、シュミレーションからソース近傍の数μmの領域で電場の強度が大きくなり、誘起されるキャリア量も多くなることが知られている。そのため、チャンネル層のキャリア変調量を大きくし、電気低抗など物理量の大きな変化をねらうためにはソース-ドレイン間の距離を数μmに短くすることが重要になる。そのため、集束イオンビームによりソース、ドレイン電極を数μm-サブμmの間隔で形成できるようなメタルマスクの開発を行った。チャンネル層上にソース-ドレイン電極を蒸着したところ、2μm程度の間隔でも良好な電極が形成できることが明らかになった。
FETにおける誘電体層の誘電特性を評価するため、LCRメータによる誘電率測定装置とSawyer-Tower法による分極-電場特性測定装置の構築を行った。分極電場特性測定装置は関数発生器・電源・オシロスコープからなり、それらはGPIBを用いてコンピュータ制御される構成になっている。最高印加電圧1000V・最高周波数1.8kHz(波形は正弦波および三角波)の性能を実現した。今後、この装置とLCRメータによる誘電率測定装置によりFETの誘電体層の分極特性の検討を進める。
以上、FETについて作製法、評価法が大きく進展したので、今後、優れた特性を持つFETの実現を目指す。
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