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FETによる物性制御を行うにあたってはチャンネル層のキャリア誘起量を大きくすることが重要であり、誘電層の静電容量を大きくする必要がある。そのため、数百-数万と大きな誘電率を持つSrTiO_3について単結晶を数十μmまで薄くした基板と数百nmの膜厚の薄膜の開発を行った。単結晶基板についてはメカノケミカル研磨法により数mm角のサイズを持つ基板で、最も薄い厚さで20μmまで作製できるようになった。基板単結晶、薄膜ともに表面はSrTiO_3のユニットセル(0.39nm)オーダーの平坦な構造とすることができた。
FETではソースゲート間に電場を印加した場合、ソース近傍の数μmの領域で電場の強度が大きくなり、誘起されるキャリア量も多くなる。そのため、チャンネル層のキャリア変調量を大きくし、電気抵抗など物理量の大きな変化をねらうためにはソース-ドレイン間の距離をサブμm程度に短くすることが重要になる。そのため、電子線リソグラフィーによる微細加工の手法を用い、ソース、ドレイン電極を数100nmの間隔で形成する技術を開発した。ソース-ドレイン電極を100nm程度の間隔にしても良好な特性が得られることが明らかになった。
SrTiO_3を誘電層としチャンネル層をペンタセン、C_<60>などの有機物とするFET構造を構築し、特性評価を行った。SrTiO_3の高い誘電率を反映して従来のSi酸化膜を用いた場合と比較して、10倍以上のキャリアを誘起できることが明らかになった。
以上、良質な誘電層を形成する技術の開発を行い、SrTiO_3の高い誘電率を利用した優れたFET素子を作成することに成功した。
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