研究課題
基盤研究(B)
本研究では、海外共同研究者であるDr.Berbezierとともに集束イオンビーム(FIB)でGaのイオン注入により形成された欠陥の多い部分にのみ選択的にGeが成長することを利用したGeナノ結晶の成長位置の制御およびGeとSiの4%近くの格子不整合による歪みを利用したGeナノ結晶サイズの自己制御を試みた。堆積するGeナノ結晶の位置を決定するために、FIBで形成したシリコン表面の欠陥分布を利用した選択成長を行ったが、FIBで注入したGa残留を除去するために行った熱処理により欠陥分布が不明瞭となり、FIBでイオンを注入したところのみにGeナノ結晶を成長したり、Geナノ結晶層を単層化することは困難であった。そこで、SiO_2をマスクとした選択成長とFIBによる欠陥分布による選択成長の相乗効果を狙ったところGeナノ結晶を整然と並べることに成功した。しかし、Geナノ結晶サイズは、数十nmと大きく、密度もせいぜい10^<10>cm^<-2>オーダーで、ナノクリスタルメモリーのフローティングゲートとして応用するには、更なる改善が望まれた。一方、電通大では、これまで行ってきた超音速ジェットノズル付ガス中蒸発法により数nmのGeナノ結晶を作製し、それをフローティングゲートのメモリーノードとして利用することを検討した。この方法で堆積したナノ結晶は、何層にも重なりあい、堆積時間を短くすると単層にはなるものの密度が非常に低いものであった。そこで、SiO_2上でGeナノ結晶がある程度重なり合った2から3層程度のものを熱処理することにより、単層化することを見出した。これは、Geナノ結晶同士の結合は弱いが、Geナノ結晶と下地のSiO_2の結合は強いことに着目して、熱処理で、重なり合ったナノ結晶を脱離させSiO_2上のナノ結晶のみを残すという方法である。この奇抜な発想により、単層化した10^<12>cm^<-2>オーダーの高密度のGeナノ結晶をSiO_2上に配列することに成功した。単層化したGeナノ結晶をフローティングゲートとしたMOSキャパシターを作製し、そのC-V特性より、ナノ結晶への電子注入によるフラットバンド電圧のシフトを確認した。
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