研究課題
基盤研究(C)
近年の集積回路技術の進歩は、高速で大規模な論理回路の実現を可能にした。それに伴い、設計レベルの抽象化が進み、C/C++あるいはJavaなどのプログラミング言語を用いた高いレベルの機能記述から最適な回路を合成する手法の研究が盛んに行われている。大規模集積回路では、製造に大きな費用と日数を必要とするので、設計のレベルで回路機能の正しさを検証することがこれまで以上に重要である。本研究では、このプログラミング言語を仕様とし、最適化前後あるいは合成前後で、形式的に機能の正しさを検証する手法の研究を行った。また、機能ばかりでなく、製造検証容易性を考慮した設計手法などについても研究を行った。まず変数の代入関係に着目して等価性を判定する論理に関する手法に着目し、それに関連する研究のサーベイと等価性判定システムのサーベイを行った。その後、現状の判定システムを演算回路の検証に適用し、適用限界を明確にした。また、並列化やパイプライン化などの前後で等価性を証明する手法の研究を行った。等価性判定のアルゴリズムに関しては、その基本演算である論理演算を効率よくプロトタイピングできる再構成可能デバイスの研究を行った。プログラムの仕様に関しては、ハードウェア化の時点で種々の最適化が行われることを考慮し、とくにデータパスのビット幅の最適化に着目して最適化手法とその前後での等価性保証の研究を行った。データパスのビット幅については、整数演算を含むデータパスだけでなく、浮動小数点演算を含むものについても研究を行い、プログラムに対して演算結果の誤差を解析する手法を提案した。また、製造検証容易性については、高位の機能モジュール単位で印加されるパターンの数を最適化する手法の研究を行い、パターン数削減の付加回路構成法を提案した。
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