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本年度は極低温での良好な動作が期待できるtwin gate構造のFET素子の試作を行なった。
通常のCMOSプロセスを使った読みだし集積回路(ROIC : Read Out Inregrated circuit)は、極低温(<30K)で特性が悪化することが知られている。そこで従来はプロセスを工夫して、極低温でも良好な特性が得られるよう工夫していた。しかしプロセスの変更とその維持には莫大な資金が必要で、また、最新のテクノロジーをつかうことができなくなるため、実際的ではない。
そこで、本研究では、比較的簡単にできるマスクパターン変更(平面構造と回路設計の変更)のみで極低温で動作する素子を作ることを目的に研究を行なった。その結果、文献調査や集積回路の物理考察により、twin gate構造をもつMOS FETが極低温でも良好な動作をする可能性があることが判明した。この結果に基づいて、(1)合い乗りchip試作サービスを用いたVLSI試作フローの確立(2)twin gate構造のFET素子の極低温動作特性評価素子試作、を目的に東京大学大規模集積システム設計教育研究センター(VDEC)による乗合試作サービスにて、CMOS集積回路設計試作を行なった。
FETの設計はVDECを通し、ケイデンス株式会社の協力の元、研究代表者自身が行なった。チップ試作はVDECを通しローム(株)および凸版印刷(株)の協力で行なった。この結果、通常の試作に比べ2桁低いコストでの試作を行なうことができた今回の試作では、比較のため、twin gateの2つのgate長の比を変更した素子と、通常のgate構造をもつFETも同時に配置した。FET素子特性を評価するため、すべてのFETに独立なPADを配置した。
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