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1次元の、ナイキスト周波数を超える撮像を実現する集積回路に関する研究を行った。本年度はSoC(System on a Chip)を実現するための準備として、デジタル信号処理回路と撮像回路を個別に設計・試作を行った。試作はVDEC(東京大学大規模集積システム設計教育センター)を通してROHM社0.35μmCMOS標準プロセスにて行った。デジタル信号処理回路では2つの32点の1次元信号から、1つの64点の1次元信号を復元する。信号処理回路は2つの32点DFT(Discrete Fourier Transform)回路、1つの複素数計算回路、1つの64点IDFT(Inverse DFT)回路からなる。回路間にレジスタを入れることにより、2段のパイプライン構成とした。これらの回路を4.9mm角のチップに集積化した。集積化したゲートはNAND換算で約30万ゲートであった。試作後、動作の確認を行った。数種類のテストパターンを用いて正しい動作を確認した。動作スピードは測定系の制限のため、クロック周波数が2MHzまでしか確認できなかったがこの周波数までは正しく動作し、その時の消費電力は24.6mWであった。また、画像の高解像度化にかかる時間は8.2ms(スループット)であった。この計算時間と消費電力であれば、モバイル機器などへの応用も可能である。続いて、設計・試作をした撮像回路は64(水平)×64(垂直)画素の4トランジスタ構成のCMOS-APS(Active Pixel Sensor)からなる。同チップにはイメージセンサを制御するためのタイミング発生デジタル回路を集積化した。また、A/D変換回路のTEG(Test Element Gro up)も集積化している。これらの回路を2.4mm角のチップ上に試作した。撮像回路に関しては、まだ動作の確認はできていない。
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