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昨年度までの研究では、FFT(高速フーリエ変換)を用いた、32点の1次元の画像をデジタル信号処理により64点へ高解像度するための信号処理を行う、大規模集積回路の設計・試作を行った。その結果、2層ポリ3層メタルの標準CMOS、0.35μmプロセスルールで、4.9mm角のチップ上に約10万ゲートのトランジスタを持つ信号処理LSIを試作し、正常な動作を確認した。
本年度は、昨年度試作した信号処理回路を、2次元画像の処理ができるように拡張するための回路の検討と設計を行った。2次元信号処理では、信号を一時的に保存するための一時記憶領域の面積が大きくなるために、スタンダードセルを用いた集積回路では面積的に足りなくなる。RAM (Random Access Memory)のマクロセルを用いても今回要求されている容量を確保するのは無理であった。そのため、外部RAM(Random Access Memory)の使用により、一時記憶用のレジスタをへらし、信号処理部分の面積を減らす検討を行った。外部RAMを用いる事により、アクセス時間(最大20ns)はかかってしまうが、データの読み書きは問題なくできる事が確認できた。さらに、2次元画像を高解像度化するための信号処理回路の設計を行い動作の確認はできたが、4.9mm角のチップ上に配置することは面積の制約でできなかった。今後の課題は、集積回路に向いた計算アルゴリズム(DCT : Discrete Cosine Transform)の使用や、集積回路の最適化を検討する事である。
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