|
強誘電体ゲートトランジスタを用いた強誘電体メモリである1T2C型強誘電体メモリの動作について回路シミュレータHSPICEを用いて解析した。メモリセルアレイには高集積化が可能なセル面積8F^2のものを用い、ゲート長0.7ミクロンのCMOS作製プロセスを仮定した。このセルでは強誘電体に接続される外部制御配線は全て平行になっており、トランジスタのゲート容量が無視出来ない場合でも書き込みが可能であることを確認した。また、印加電圧パターンを工夫し、従来提案されていた電圧印加方式に対し数%から1割の電圧調整を行うことで書き込み時の非書き込みセルへのデータ破壊の影響を軽減できることがわかった。
また、高速読出し動作について検討するため2種類のセンスアンプを設計し、LSIを試作した。1種類は読み出されたドレイン電流を直接CMOSインバータの入力段(ゲート端子)に入力するタイプで、もう1種類は読出しドレイン電流と比較セルからのドレイン電流との差によって生じる微小電圧差を増幅する回路である。前者は小型化に向いている反面、動作速度が遅くなることが懸念される。後者は面積が大きくなる反面高速化が期待できる。作製した試作チップでは参照セルの入力電圧などを外部から設定できる設計にしてあり、動作条件の最適化を行うことができる。現在、試作チップ測定の準備を進めており、来年度前半で電気特性評価を行いシミュレーションとの比較を行って、更なる回路改良の指針を得る予定である。
|
