超微細LSIにおける遅延変動要因を考慮した静的遅延解析手法の開発

2002 年度 実績報告書

• 研究課題/領域番号: 14750261
• 研究機関: 京都大学
• 研究代表者: 橋本 昌宜 京都大学, 情報学研究科, 助手 (80335207)
• キーワード: 遅延不確かさ / 遅延変動 / 製造ばらつき / クロストークノイズ / インダクタンス / 抵抗性容量遮蔽効果 / LSI配線 / 遅延解析

研究概要

遅延不確かさの統計的解析 回路性能最適化が回路遅延の不確かさに与える統計的影響について検討した。回路性能最適化には回路中の各パスの遅延時間を均一化する働きがある。パス遅延が均一化された回路では、回路遅延の統計的性質によって、遅延計算誤差や製造ばらつき、動作条件の変動などによる遅延不確かさの影響が増大し、最悪、遅延制約を満たさない可能性が生じる。本検討では、実回路で遅延分布が遅延が増加する方向へ移動する例を示し、回路性能の最適化によって回路遅延の不確かさが増大する問題提起を行った。
ゲート等価入力波形伝播法 タイミング解析における等価ゲート入力波形について検討を行った。一般的にゲート入力波形の形状は2つの基準電圧を通過する時刻差で表し、信号到着時刻は電源電圧の50%点を通過する時刻としている。しかしこの従来法ではクロストーク、抵抗性容量遮蔽効果、インダクタンスなどのVDSMプロセスにおいて発生する諸問題に対処することができない。そこで50%点を通過する時刻にとらわれずに等価波形を求め、伝播させる遅延計算法を考案した。等価波形の導出には最小二乗法を改良した重みつき最小二乗法を用いた。本手法を遅延解析に組み込むことでVDSM問題に起因する遅延誤差を大幅に改善することができる。
配線インダクタンスによる遅延変動のモデル化 VDSMプロセスでは配線インダクタンスを考慮する必要があると予想されている。インダクタンスの影響が大きい配線を選別する式が複数提案されているがこれらは、インダクタンス、抵抗、容量など、配線の電気パラメータが変数である。このため、適用はレイアウト設計完了後となり、回路修正は困難である。本検討では、インダクタンスが遅延変動に及ぼす影響を定量的に予測評価する方法、およびフロアプランや配置配線など設計のより早い段階から適用できる、配線構造に基づく統計的な配線選別法を考案した。100nmプロセスの配線構造に適用し、有効性を確認した。

研究成果

• [文献書誌] M.Hashimoto, H.Onodera: "Increase in Delay Uncertainty by Performance Optimization"JEICE Trans. on Fundamentals. 85-A,12. 2799-2802 (2002)
• [文献書誌] M.Hashimoto, Y.Yamada, H.Onodera: "Capturing Crosstalk-Induced Waveform for Accurate Static Timing Analysis"Proc. IEEE/ACM Int'l Symposium on Physical Design. (発表予定).
• [文献書誌] Y.Yamada, M.Hashimoto, H.Onodera: "Slew Calculation against Diverse Gate-Input Waveforms for Accurate Static Timing Analysis"Proc. SASIMI. (発表予定).
• [文献書誌] A.Tsuchiya, M.Hashimoto, H.Onodera: "Frequency Determination for Interconnect RLC Extraction"Proc. SASIMI. (発表予定).
• [文献書誌] 山田, 橋本, 小野寺: "静的遅延解析のための等価ゲート入力波形導出法--VDSMプロセスに起因する波形歪みへの対応--"情報処理学会システムLSI設計技術研究会. 2003-SLDM-108-20. 111-116 (2002)
• [文献書誌] Sato, Kanamoto, Kurokawa, Kawakami, Oka, Kitaura, Kobayashi, Hashimoto: "An Accurate Prediction of the Impact of On-Chip Inductance on Interconnect Delay using Electrical and Physical Parameters"Proc. IEEE/ACM/IEICE/IPSJ ASP-DAC. 149-155 (2003)