| 研究概要 |
昨年度までは,通常のSiウエハ上に溝型ゲートMOSトランジスタを作製していたが,今年度はp on p++エピタキシャルSiウエハ上に溝型ゲートMOSトランジスタを作製した.p++層の比抵抗は0.01Ω・cmと非常に低く,ほぼゼロ電位の条件となり,ドレイン電圧によるチャネル部分の電位への影響(ショートチャネル効果)を抑えることができる.デバイスシミュレータ,MEDICI,を用いたシミュレーションでは,p on p+エピタキシャルウエハと溝型ゲートMOSを組み合わせることにより,チャネル長50nmのMOSトランジスタにおいても,100nm以上のチャネル長のMOSと比べてほとんど特性劣化のないことが示された.また,MOSトランジスタの試作において,ゲート酸化膜の形成を低温プラズマ酸化,窒化により形成した.これは,高温の熱酸化によるp++層からチャネル領域への不純物の拡散を抑えるためである.試作したトランジスタのサイズは,ゲート長が1.6um,ゲート幅が22um,ゲート酸化膜厚がSiO2換算で6nmである.トランジスタの特性は,nMOSトランジスタで電子移動度が204cm^2/V・cm,サブスレッショルドスイングが140mV/dec.であった.これらの結果を現在まとめて,雑誌論文,国際学会へ投稿中である.また,試作したトランジスタのさらなる特性改善にはゲート酸化膜の特性改善が最も重要であると考え,プラズマ酸化,窒化ゲート絶縁膜に関する研究,発表を行った.プラズマダメージによるゲート絶縁膜の劣化のメカニズムを考察し,プラズマダメージの少ない条件で溝型ゲートMOSトランジスタの作製と評価を行っている.
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