| 研究概要 |
本研究では,FPGAなどの再構成可能なハードウェアを,あたかもソフトウェアのようにプログラムする仕組みを明らかにすることを目標として,ハードウェアOSと,アルゴリズムから論理回路を生成するためのハードウェア・コンパイラについて研究を行なう.
初年度は,通常のソフトウェア・プログラムを,HDLに変換するためのハードウェア・コンパイラについて取り組んだ.最初に既存のソフトウェア・アルゴリズムを,高位合成ツールを用いてHDLに変換し,変換方法や生成される回路を確認した.HDLに変換した後,既存の論理回路設計CADを用いた回路シミュレーションによって,動作の検証を行った.また,動作ユニットのブロック化のためのディレクティブの挿入手法について検討した.次に,ハードウェア化された回路を実行するためのテストベンチ用FPGAシステムを試作した.試作テストベンチは,LINUX-PCをホストとし,10万ゲートから100万ゲート規模のFPGAボードを有し,変換した回路をFPGAの上でハードウェア回路として実行するシステムである.ホスト-FPGAボード間のインターフェースについては,FPGAボード上のPCI制御チップを通じたコントロールが可能である.
来年度は,既存のCプログラムを高位合成ツールに処理させる際に,並列性を引き出すためのプリプロセッサの作成,および試作テストベンチのための,回路のロード・アンロード機構の開発に取り組む予定である.
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