| 研究課題/領域番号 |
15300013
|
|---|
| 研究機関 | 筑波大学 |
|---|
研究代表者 |
山口 喜教 筑波大学, 大学院システム情報工学研究科, 教授 (00312827)
|
|---|
| 研究分担者 |
前田 敦司 筑波大学, 大学院システム情報工学研究科, 助教授 (50293139)
戸田 賢二 産業技術総合研究所, 情報技術研究部門, 主任研究員 (70357565)
|
|---|
| キーワード | 侵入検知システム / IDS / FPGA / NFA |
|---|
| 研究概要 |
本研究では、IPパケット処理に的を絞り、高速性を有する処理をFPGAなどの書き換え可能なデバイスによって高速化することを目指し、特にネットワーク用のIDS(侵入検知システム)をターゲットとして、そのFPGA化に関する方式の検討および効率的な実行方式に関して研究開発を行っている。侵入検知システムのハードウェア化による高速処理においては、侵入検知用のパターンから有限状態機械を生成し、これをハードウェア記述言語に自動的に変換するという方式をとり、これをFPGAで実現する際における効率的な実行処理の方式やハードウェア量の削減に関する研究を主として行った。
本年度は特に、非決定性オートマトン(NFA)によるパターンマッチング回路の高速化およびFPGAという限られた回路規模の中に可能な限り多くのルールをハードウェア化して搭載するための回路規模の縮小という2つの矛盾する課題に対してシステムを構成する際の実際的な面から解決に取り組んだ。それは、並列処理による高速化の代償として、ハードウェア量の増大が避けられないからである。そのために、複数のルールのハードウェア化に際して、同様の回路を複数のルールで共用するための工夫を行うともに、それによってFPGAの処理クロックが低下しないようにした。また、パケットのヘッダー部の処理とペイロード部のパターン照合とを統合的に処理する全体的なシステムの開発を進め、より実用に近い侵入検知システムの開発を行った。
さらに、FPGA回路のハードウェア量のさらなる削減を行うために、データ圧縮技術を取り入れた回路の削減手法などに関しても昨年同様に研究をすすめ、処理速度の低下をそれほど招かずに、データ圧縮的な手法により回路規模を削減できる手法を開発し、その評価を行った。また、高速パケット処理に関して、FPGAを用いた暗号化処理方式に関しても研究を行った。
|
