| 研究概要 |
ネットワークの高速化に伴い、そのスピードに見合った処理性能を持つ、ネットワーク用の機器の開発が困難になってきている。このような状況を打開するために、本研究では、高速性を有する処理をFPGAなどの書き換え可能なデバイスによって高速化することを目指した。
本研究では、第一の課題としてネットワーク用のIDS(侵入検知システム)をターゲットとして、そのFPGA化に関する方式の検討および効率的な実行方式に関して研究開発を行った。その方式は侵入検知用のパターンから有限状態機械を生成し、これをハードウェア記述言語に自動的に変換するものである。これをFPGAで実現する際における効率的な実行処理の方式やハードウェア量の削減に関する研究を主として行った。特に、非決定性オートマトン(NFA)によるパターンマッチング回路の高速化およびFPGAの回路規模の縮小という2つの矛盾する課題に対してシステムを構成する際の実際的な面から解決に取り組み、10Gbpsを超える速度に耐えられる侵入検知システムを試作した。さらに、FPGA回路のハードウェア量のさらなる削減を行うために、データ圧縮技術を取り入れた回路の削減手法などに関しても研究を行った。
また、第二の課題として、クライアント・サーバ型の暗号通信において,暗号処理の部分を汎用のFPGAを動的に書き換えて実行するようなリコンフィギャラブルなシステムモデルを想定し、FPGAの利用率を高くすることで性能を向上させる研究を行った。そのために、FPGAの無駄な再構成回数を効果的に削減する予測方式の開発が重要であり、このような予測方式として,過去のパケットストリームから近い将来のストリームを予測し、オーバヘッドを減らすシステムを提案し、その有効性およびその性質などについて詳細な評価を行った。
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