| 研究概要 |
本研究では,複数プロセスがお互いにデータ交換や同期・排他制御のための通信を頻繁に行いながら並行に動作するネットワーク関連システムの仕様を並行有限状態機械モデル(並行EFSM群)を用いて設計し,与えられた時間制約を満たして仕様どおりに動作するハードウェア・ソフトウェア協調回路(マイクロプロセッサー内蔵FPGA回路)を自動合成するシステムを開発した.
本研究では,まず,並行EFSM群とその間の実時間マルチランデブの記述で書かれたネットワークシステムの形式仕様で用いられるモジュールの処理時間やシステム全体の時間制約・周期などをパラメータ化し,それらのパラメータ情報を記号的モデル検査ツールに入力し,与えられたシステムが指定された周期内に時間制約通りに動作するためにパラメータ群が満たすべき条件式を,与えたパラメータを引数とする線形不等式の論理結合からなる論理式の形で導出する方法とその処理系を試作した.次に,得られた条件式と,各EFSMで用いられるモジュールをFPGA回路にするとしてハードウェアで実現した場合の処理時間,マイクロプロセッサー上でソフトウェアとして実装した場合の処理時間,消費電力,利用可能なマイクロプロセッサーの数,などをもとに,線形計画法の手法を用いて,どのモジュールをハードウェアで実装し,どのモジュールをソフトウェアで実装すべきかなど,HW/SW協調回路の合成に必要な情報を自動生成するツールを開発した.各EFSMをFPGA回路に変換する処理系は先行研究の成果を使用した.最後に,開発したシステムを用いて,高速ネットワークモニターやルータ,携帯電話端末,マルチメディアシステムなどの回路設計に対して提案手法を適用し,その有効性を評価した.
研究成果は,電子情報通信学会論文誌で発表した.
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